HDL

Hardware Description Language

えいちでぃーえる

デジタル回路の構造と動作を記述するためのプログラミング言語。VHDLとVerilog HDLが代表的。論理合成ツールでHDL記述をゲートレベルの回路に変換し、FPGAやASICの設計に使用する。シミュレーションによる検証も可能。

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プログラムを独立した機能単位（モジュール）に分割する設計手法。モジュール間の結合度を低く、モジュール内の凝集度を高くすることが良い設計とされる。保守性、再利用性、テスト容易性が向上する。

オブジェクト指向設計の事実上の標準となる統一モデリング言語。クラス図、シーケンス図、ユースケース図、アクティビティ図、ステートマシン図、コミュニケーション図など13種類のダイアグラムでシステムの構造や振る舞いを表現する。

UMLの構造図の一つで、クラス間の関係を示す静的モデル。クラスの属性、操作、可視性、クラス間の関連（汎化、集約、コンポジション、依存）を表現する。オブジェクト指向設計の中心的な設計図。

UMLの振る舞い図の一つで、オブジェクト間のメッセージのやり取りを時間軸に沿って示す。ライフライン、メッセージ矢印、活性区間で構成され、処理の流れやAPI呼出しの順序を視覚的に表現する。

AND、OR、NOT、NAND、NOR、XORなどの論理ゲートを組み合わせてデジタル信号を処理する電子回路。組合せ論理回路（現在の入力のみで出力が決まる）と順序論理回路（過去の状態も影響する）に分類される。

1ビットの情報を記憶できる順序論理回路の基本素子。RS型、JK型、D型、T型がある。クロック信号に同期して状態が変化し、レジスタやカウンタ、メモリの基本構成要素として使用される。