APコンピュータ構成要素 · プロセッサ

CPI

Cycles Per Instruction

しーぴーあい

1命令の実行に要する平均クロックサイクル数。プロセッサ性能の重要な指標で、CPIが小さいほど高速。MIPS（100万命令/秒）= クロック周波数 ÷ CPI ÷ 10^6 の関係がある。パイプラインやキャッシュ効率がCPIに影響する。

共有:

他の資格での定義

1命令の実行に平均して何クロックサイクルかかるかを表すプロセッサの性能指標。値が小さいほど高速で、1命令の平均実行時間はCPI×クロック周期で求められる。命令ごとのCPIと出現頻度から平均を計算する問題が出題される。

Past Exams

過去問で 15 回出題（応用情報技術者試験 5・プロジェクトマネージャ試験 4・高度試験午前Ⅰ 3・基本情報技術者試験 1・システムアーキテクト試験 1・ネットワークスペシャリスト試験 1）

残り 5 件を表示

出典: 独立行政法人情報処理推進機構（IPA）の過去問題。問題文は IPA のサイトの PDF で確認できます。「選択肢」は、問題文ではなく選択肢に出たものです。用語名で照合しているため、関係の薄い問題が含まれることがあります。

プロセッサが1秒間に実行できる命令数を100万単位で表した性能指標。MIPS = クロック周波数(Hz) ÷ CPI ÷ 10^6で計算される。命令の種類による実行時間の違いを考慮しないため、異なるアーキテクチャ間の比較には注意が必要。

1秒間に実行可能な浮動小数点演算の回数を示す性能指標。科学技術計算やスーパーコンピュータの性能評価に用いられる。GFLOPS（10^9）、TFLOPS（10^12）、PFLOPS（10^15）などの単位で表記される。

並列化による高速化の上限は、並列化できない部分の割合によって決まるという法則。逐次処理の比率が1割あればプロセッサをいくら増やしても速度向上は10倍を超えられず、並列化の投資判断の根拠となる。

命令の実行を複数のステージ（フェッチ、デコード、実行、メモリアクセス、ライトバック等）に分割し、各ステージを並行して処理する技法。スループットが向上するが、分岐予測ミスやデータハザードによるパイプラインストールが課題となる。

複数の命令を同時に発行・実行するプロセッサアーキテクチャ。複数の実行ユニット（ALU、FPU等）を備え、命令レベルの並列性を活用して1クロックサイクルで複数命令を処理する。高性能な組込みプロセッサ（Cortex-A系等）で採用される。

コンピュータの中核をなす演算・制御装置。命令の取出し（フェッチ）、解読（デコード）、実行（エクスキュート）のサイクルを繰り返す。クロック周波数やコア数が性能の主要指標であり、レジスタやALU（算術論理演算装置）を内蔵する。