パイプライン

命令の実行をフェッチ、デコード、実行、メモリアクセス、ライトバックなどのステージに分割し、複数の命令を重ね合わせて並行処理する高速化技術。ステージ数をnとすると理想的にはn倍の高速化が可能。パイプラインハザードへの対処が課題。

命令の実行を複数のステージ（フェッチ、デコード、実行、メモリアクセス、ライトバック等）に分割し、各ステージを並行して処理する技法。スループットが向上するが、分岐予測ミスやデータハザードによるパイプラインストールが課題となる。

複数のパイプラインを並列に持ち、1クロックサイクルで複数の命令を同時に実行できるプロセッサアーキテクチャ。命令レベルの並列性を活用してスループットを向上させる。

1つのチップ内に複数のCPUコアを集積したプロセッサ。各コアが独立して命令を実行できるため、マルチスレッドプログラムの並列実行が可能。デュアルコア、クアッドコアなどがある。

パイプラインの各段をさらに細かく分割し、段数を増やして動作周波数を高める高速化技術。同時に処理できる命令が増える一方、分岐予測が外れたときの手戻り（パイプラインハザード）による損失は大きくなる。

パイプライン処理において命令の実行が妨げられる状況。データハザード（前の命令の結果を待つ）、制御ハザード（分岐命令による予測失敗）、構造ハザード（ハードウェア資源の競合）の3種類がある。フォワーディングや分岐予測で対策する。

1つの長い命令語に複数の演算を同時に指定するプロセッサアーキテクチャ。コンパイラが命令の並列性を解析してスケジューリングするため、ハードウェアの制御が単純になる。DSPや組込み分野で使用される。

コンピュータの中枢部品で、プログラムの命令を解読・実行する装置。制御装置と演算装置で構成される。クロック周波数やコア数が性能に影響する。中央処理装置とも呼ばれる。