スーパースカラ

複数の命令を同時に発行・実行できるプロセッサアーキテクチャ。複数の実行ユニット（演算器）を備え、依存関係のない命令を並列に処理する。命令レベル並列性（ILP）を活用して性能を向上させる。

複数の命令を同時に発行・実行するプロセッサアーキテクチャ。複数の実行ユニット（ALU、FPU等）を備え、命令レベルの並列性を活用して1クロックサイクルで複数命令を処理する。高性能な組込みプロセッサ（Cortex-A系等）で採用される。

複数の演算器を備え、依存関係のない複数の命令を同時に発行して並列に実行するプロセッサの方式。命令の取出しから実行までの順序をハードウェアが動的に制御して命令レベルの並列性を引き出し、1クロック当たりに実行する命令数を増やす。

命令の実行を複数のステージ（命令取出し、解読、実行、書戻しなど）に分割し、各ステージを並行して処理するプロセッサの高速化技術。複数の命令を流れ作業のように同時処理することでスループットを向上させる。

1つのチップ内に複数のCPUコアを集積したプロセッサ。各コアが独立して命令を実行できるため、マルチスレッドプログラムの並列実行が可能。デュアルコア、クアッドコアなどがある。

パイプラインの各段をさらに細かく分割し、段数を増やして動作周波数を高める高速化技術。同時に処理できる命令が増える一方、分岐予測が外れたときの手戻り（パイプラインハザード）による損失は大きくなる。

命令の実行をフェッチ、デコード、実行、メモリアクセス、ライトバックなどのステージに分割し、複数の命令を重ね合わせて並行処理する高速化技術。ステージ数をnとすると理想的にはn倍の高速化が可能。パイプラインハザードへの対処が課題。

パイプライン処理において命令の実行が妨げられる状況。データハザード（前の命令の結果を待つ）、制御ハザード（分岐命令による予測失敗）、構造ハザード（ハードウェア資源の競合）の3種類がある。フォワーディングや分岐予測で対策する。

1つの長い命令語に複数の演算を同時に指定するプロセッサアーキテクチャ。コンパイラが命令の並列性を解析してスケジューリングするため、ハードウェアの制御が単純になる。DSPや組込み分野で使用される。