APコンピュータ構成要素 · プロセッサ

命令パイプライン

Instruction Pipeline

めいれいぱいぷらいん

命令の実行をフェッチ、デコード、実行、メモリアクセス、ライトバックなどのステージに分割し、複数の命令を重ね合わせて並行処理する高速化技術。ステージ数をnとすると理想的にはn倍の高速化が可能。パイプラインハザードへの対処が課題。

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他の資格での定義

命令の実行を複数のステージ（命令取出し、解読、実行、書戻しなど）に分割し、各ステージを並行して処理するプロセッサの高速化技術。複数の命令を流れ作業のように同時処理することでスループットを向上させる。

命令の実行を複数のステージ（フェッチ、デコード、実行、メモリアクセス、ライトバック等）に分割し、各ステージを並行して処理する技法。スループットが向上するが、分岐予測ミスやデータハザードによるパイプラインストールが課題となる。

Past Exams

過去問で 41 回出題（応用情報技術者試験 19・エンベデッドシステムスペシャリスト試験 9・基本情報技術者試験 5・高度試験午前Ⅰ 4・システムアーキテクト試験 2・ネットワークスペシャリスト試験 1・ITサービスマネージャ試験 1）

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出典: 独立行政法人情報処理推進機構（IPA）の過去問題。問題文は IPA のサイトの PDF で確認できます。「選択肢」は、問題文ではなく選択肢に出たものです。用語名で照合しているため、関係の薄い問題が含まれることがあります。

パイプライン処理において命令の実行が妨げられる状況。データハザード（前の命令の結果を待つ）、制御ハザード（分岐命令による予測失敗）、構造ハザード（ハードウェア資源の競合）の3種類がある。フォワーディングや分岐予測で対策する。

複数の命令を同時に発行・実行できるプロセッサアーキテクチャ。複数の実行ユニット（演算器）を備え、依存関係のない命令を並列に処理する。命令レベル並列性（ILP）を活用して性能を向上させる。

1つの長い命令語に複数の演算を同時に指定するプロセッサアーキテクチャ。コンパイラが命令の並列性を解析してスケジューリングするため、ハードウェアの制御が単純になる。DSPや組込み分野で使用される。

1つのプロセッサチップに複数のCPUコアを搭載したプロセッサ。各コアが独立して命令を実行し、マルチスレッドプログラムの並列実行により性能を向上させる。消費電力を抑えつつ処理能力を高められる。

パイプラインの各段をさらに細かく分割し、段数を増やして動作周波数を高める高速化技術。同時に処理できる命令が増える一方、分岐予測が外れたときの手戻り（パイプラインハザード）による損失は大きくなる。

コンピュータの中核をなす演算・制御装置。命令の取出し（フェッチ）、解読（デコード）、実行（エクスキュート）のサイクルを繰り返す。クロック周波数やコア数が性能の主要指標であり、レジスタやALU（算術論理演算装置）を内蔵する。