ES組込みシステムのハードウェア設計・製造 · ハードウェア製造

HDL

Hardware Description Language

えいちでぃーえる

デジタル回路の構造や動作をテキストで記述するための言語。Verilog HDLとVHDLが代表的。FPGAやASICの論理設計、シミュレーション、論理合成に使用される。RTL（レジスタ転送レベル）記述が一般的。

#論理設計 #言語

共有:

他の資格での定義

APHDL

デジタル回路の構造と動作を記述するためのプログラミング言語。VHDLとVerilog HDLが代表的。論理合成ツールでHDL記述をゲートレベルの回路に変換し、FPGAやASICの設計に使用する。シミュレーションによる検証も可能。

Past Exams

過去問での出題

過去問で 2 回出題（応用情報技術者試験 2）

出典: 独立行政法人情報処理推進機構（IPA）の過去問題。問題文は IPA のサイトの PDF で確認できます。「選択肢」は、問題文ではなく選択肢に出たものです。用語名で照合しているため、関係の薄い問題が含まれることがあります。

エンベデッドシステムスペシャリスト試験の過去問によく出る用語

関連キーワードの用語

ESFPGA

製造後にユーザが論理回路の構成をプログラム可能な半導体デバイス。ルックアップテーブル（LUT）とフリップフロップのアレイで構成される。ASICに比べて開発期間が短く、プロトタイプや少量生産に適する。HDL（Verilog/VHDL）で設計する。

IPSQL

関係データベースのデータを操作・定義するための標準的な言語。データの検索（SELECT）、挿入（INSERT）、更新（UPDATE）、削除（DELETE）などの命令がある。

APカルノー図

論理関数を視覚的に簡略化するための図表。隣接するセルが1ビットだけ異なるように配置し、1の値をとるセルのグループ化により最簡形の論理式を導出する。4変数程度までの論理回路設計で有効。

AP加法標準形

論理関数を最小項（全変数のAND）の論理和（OR）で表現する標準形式。真理値表から直接導出でき、カルノー図による簡略化の出発点となる。積和形とも呼ばれ、AND-ORの2段回路で実現できる。

PD-D論理データモデル

概念データモデルを、採用するデータベースの方式（関係データベースなら表・列・主キー・外部キー）に沿って表し直したデータモデル。正規化によってデータの重複と更新時異状を取り除き、データ型や制約を定める。どの記憶装置にどう格納するかといった物理的な事項には立ち入らない。

PD-D配置モード

ネットワーク型（CODASYL型）データベースで、レコードの実現値を記憶領域のどこに格納するかを指定する方式。キー値をハッシュして格納位置を決めるCALC、親子集合の親レコードの近くに格納するVIA、指定したデータベースキーの位置に格納するDIRECTがある。よく使うアクセス経路に合わせて選び、関連するレコードを同じページに集めて入出力を減らす。