ES組込みシステムのハードウェア設計・製造 · ハードウェア製造

FPGA

Field Programmable Gate Array

えふぴーじーえー

製造後にユーザが論理回路の構成をプログラム可能な半導体デバイス。ルックアップテーブル（LUT）とフリップフロップのアレイで構成される。ASICに比べて開発期間が短く、プロトタイプや少量生産に適する。HDL（Verilog/VHDL）で設計する。

#論理設計 #PLD

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他の資格での定義

FEFPGA

製造後にユーザが論理回路の構成をプログラミングできる集積回路。専用ハードウェアに近い性能を持ちながら、回路構成の変更が可能。プロトタイプ開発や少量生産品、リアルタイム処理に適する。

APFPGA

利用者が論理回路の構成をプログラムできる半導体デバイス。HDL（ハードウェア記述言語）で設計した回路を書込み、何度でも書き換え可能。ASICに比べ柔軟性が高く、プロトタイプ開発や少量生産品に適する。

PD-SFPGA

A-1FPGA（Field Programmable Gate Array）

製造後に利用者が回路の構成をプログラムで書き換えられる集積回路。ハードウェア記述言語で設計した論理回路を書き込み、試作や少量生産、仕様が変わりやすい用途、AIの推論の高速化などに使う。ASICに比べ開発期間は短いが、単価と消費電力は大きい。

Past Exams

過去問での出題

過去問で 8 回出題（応用情報技術者試験 5・エンベデッドシステムスペシャリスト試験 2・ネットワークスペシャリスト試験 1）。うち 3 回は用語そのものを問う問題です。

出典: 独立行政法人情報処理推進機構（IPA）の過去問題。問題文は IPA のサイトの PDF で確認できます。「用語を問う問題」は、この用語の説明や特徴そのものを問う問題です。「選択肢」は、問題文ではなく選択肢に出たものです。用語名で照合しているため、関係の薄い問題が含まれることがあります。

エンベデッドシステムスペシャリスト試験の過去問によく出る用語

関連キーワードの用語

ESHDL

デジタル回路の構造や動作をテキストで記述するための言語。Verilog HDLとVHDLが代表的。FPGAやASICの論理設計、シミュレーション、論理合成に使用される。RTL（レジスタ転送レベル）記述が一般的。

APカルノー図

論理関数を視覚的に簡略化するための図表。隣接するセルが1ビットだけ異なるように配置し、1の値をとるセルのグループ化により最簡形の論理式を導出する。4変数程度までの論理回路設計で有効。

AP加法標準形

論理関数を最小項（全変数のAND）の論理和（OR）で表現する標準形式。真理値表から直接導出でき、カルノー図による簡略化の出発点となる。積和形とも呼ばれ、AND-ORの2段回路で実現できる。

PD-D論理データモデル

概念データモデルを、採用するデータベースの方式（関係データベースなら表・列・主キー・外部キー）に沿って表し直したデータモデル。正規化によってデータの重複と更新時異状を取り除き、データ型や制約を定める。どの記憶装置にどう格納するかといった物理的な事項には立ち入らない。

PD-D配置モード

ネットワーク型（CODASYL型）データベースで、レコードの実現値を記憶領域のどこに格納するかを指定する方式。キー値をハッシュして格納位置を決めるCALC、親子集合の親レコードの近くに格納するVIA、指定したデータベースキーの位置に格納するDIRECTがある。よく使うアクセス経路に合わせて選び、関連するレコードを同じページに集めて入出力を減らす。

PD-D正規化

関係データベースの設計で、関数従属性に基づいて表を分解し、データの重複と更新時異状（追加・更新・削除の異状）を取り除くこと。繰返し項目を除いた第1正規形、部分関数従属を除いた第2正規形、推移関数従属を除いた第3正規形のほか、ボイス・コッド正規形、第4・第5正規形がある。分解は、結合すれば元の表に戻せる情報無損失分解で行う。