FPGA

製造後にユーザが論理回路の構成をプログラミングできる集積回路。専用ハードウェアに近い性能を持ちながら、回路構成の変更が可能。プロトタイプ開発や少量生産品、リアルタイム処理に適する。

利用者が論理回路の構成をプログラムできる半導体デバイス。HDL（ハードウェア記述言語）で設計した回路を書込み、何度でも書き換え可能。ASICに比べ柔軟性が高く、プロトタイプ開発や少量生産品に適する。

製造後にユーザが論理回路の構成をプログラム可能な半導体デバイス。ルックアップテーブル（LUT）とフリップフロップのアレイで構成される。ASICに比べて開発期間が短く、プロトタイプや少量生産に適する。HDL（Verilog/VHDL）で設計する。

製造後に利用者が回路の構成をプログラムで書き換えられる集積回路。ハードウェア記述言語で設計した論理回路を書き込み、試作や少量生産、仕様が変わりやすい用途、AIの推論の高速化などに使う。ASICに比べ開発期間は短いが、単価と消費電力は大きい。

論理式を、変数またはその否定の論理積（積項）を論理和で結んだ形で表したもの。積和形とも呼ぶ。真理値表で結果が1になる入力の組合せごとに積項を作って論理和をとれば、どんな論理関数も加法標準形で表せるので、論理回路の設計の出発点となる。

論理関数を視覚的に簡略化するための図表。隣接するセルが1ビットだけ異なるように配置し、1の値をとるセルのグループ化により最簡形の論理式を導出する。4変数程度までの論理回路設計で有効。

デジタル回路の構造や動作をテキストで記述するための言語。Verilog HDLとVHDLが代表的。FPGAやASICの論理設計、シミュレーション、論理合成に使用される。RTL（レジスタ転送レベル）記述が一般的。

概念データモデルを、採用するデータベースの方式（関係データベースなら表・列・主キー・外部キー）に沿って表し直したデータモデル。正規化によってデータの重複と更新時異状を取り除き、データ型や制約を定める。どの記憶装置にどう格納するかといった物理的な事項には立ち入らない。

ネットワーク型（CODASYL型）データベースで、レコードの実現値を記憶領域のどこに格納するかを指定する方式。キー値をハッシュして格納位置を決めるCALC、親子集合の親レコードの近くに格納するVIA、指定したデータベースキーの位置に格納するDIRECTがある。よく使うアクセス経路に合わせて選び、関連するレコードを同じページに集めて入出力を減らす。

関係データベースの設計で、関数従属性に基づいて表を分解し、データの重複と更新時異状（追加・更新・削除の異状）を取り除くこと。繰返し項目を除いた第1正規形、部分関数従属を除いた第2正規形、推移関数従属を除いた第3正規形のほか、ボイス・コッド正規形、第4・第5正規形がある。分解は、結合すれば元の表に戻せる情報無損失分解で行う。